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タイトル: パイプライン型スレッド処理機構によるデータ駆動アーキテクチャQth : マッチングメモリ入力転送路の2重化
その他のタイトル: We expect that pure dynamic data-driven processor is applicable to the fine-grain parallel computing. Data-driven processor Qv-x series are suitable for the ULSI design, and they are made up of self-timed elastic transfer architectures. In this report, we will represent a new architecture Qth. In this Qth architecture, we will provide "Pipelined Thread Processing Mechanism". Several instructions inter-depending on resources are organized as thread by static scheduling (method),and packets that convey thread and operand-data are flowed into pipelined ALU to execute the thread. By adopting this mechanism, we could decrease the total amount of transaction packets and could improve execution speed from high of 62 % to 33%.
著者: 斉藤, 徹
浅田, 勝彦
ASADA, Katsuhiko
キーワード: データ駆動アーキテクチャ
発行日: 12-12月-1996
出版者: 情報処理学会
掲載誌: 情報処理学会研究報告. 計算機アーキテクチャ研究会報告
巻: 96
資料タイプ: Article
URI: http://hdl.handle.net/10461/4753
出現コレクション:01 雑誌等掲載論文


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